Design čipu
V mikroelektronice se design čipu (nebo vývoj čipu ) týká procesu vývoje mikročipu od první myšlenky přes specifikaci a implementaci v schématu zapojení a rozvržení až po hotový obvod.
Metody návrhu
Problémy se zvyšující se složitostí, jakož i nákladové a časové tlaky vedly k vývoji různých metodik designu čipů. Všechny metody mají společné to, že pro fotolitografii se používají masky , u nichž je možná výroba v polovodičové technologii . Rozdíly mezi metodami jsou snaha o vývoj a flexibilita designu.
Název metody často úzce souvisí s požadovaným produktem a lze jej klasifikovat následovně:
- Provedení jako standardní obvod
- Napevno zapojený plný design. Jedná se o klasickou metodu, která nabízí všechny možnosti polovodičové technologie, včetně analogových obvodů. Používá se hlavně k výrobě hromadných výrobků, jako jsou B. mikroprocesory , moduly RAM a produkty se zvláštními požadavky, např. B. analogově-digitální převodníky , součásti automobilové elektroniky.
- Programování masky. Funkce je definována metodikou návrhu, jak je uvedeno výše, avšak obsah integrovaných pamětí lze definovat (zapojit) pouze změnou fotomasek posledního výrobního kroku. Příklady: ROM , mikrokontrolér .
- Programování specifické pro aplikaci. Na základě standardní komponenty lze stávající logické základní prvky propojit následným programováním, aniž by bylo nutné znovu litografické masky. Příklady: PROM , PLD , PLA , FPGA .
- Design jako aplikačně specifický integrovaný obvod (ASIC). Používá se pro vysoce specializované moduly ve větším množství.
- Plně vlastní design
- Polozvyk
- Standardní design buňky
- Vratové pole / moře brány
- Návrh FPGA. Podobně jako výše, ale funkce je permanentně vypálena během programování, např. B. s antifuse technologií
Plně vlastní design
Vývoj čipu nebo integrovaného obvodu neprobíhá s prefabrikovanými články nebo částmi obvodu, ale individuálně přizpůsobený požadavkům obvodu, který má být navržen. Základní rozlišení se rozlišuje mezi analogovými a digitálními obvody. V oblasti technologie analogových obvodů se téměř výhradně používá plný design. Máte možnost připojit a dimenzovat každý jednotlivý tranzistor podle potřeby, aby obvod fungoval. V oblasti technologie digitálních obvodů se často používá semi-custom design. To však obvykle vážně omezuje design, protože v zásadě používá statickou logiku. Pokud na druhou stranu chcete použít jiné logické techniky, jako je dynamická logika, můžete se vrátit k flexibilnějšímu plně přizpůsobenému designu.
Úplný vlastní design je mnohem časově náročnější, protože není tak vysoce automatizovaný jako semi vlastní design. Nabízí však možnost optimalizace obvodu z hlediska spotřeby energie, rychlosti a požadované oblasti čipu. Vzhledem k velké volnosti v designu i při provádění rozvržení existuje obrovský potenciál pro optimalizaci.
Výrobce plně polovodičových součástek poskytuje vývojáři takzvané návrhové sady. V každém případě se jedná o softwarové knihovny pro návrhový nástroj, které vývojáři nabízejí řadu primitivních komponent (tranzistory, rezistory atd.) S přidruženými softwarovými modely pro simulaci obvodů, získané z obvodů vyrobených z naměřených dat.
Uspořádání plné vlastní návrh je generován ručně. Vývojář může určit a optimalizovat geometrie jednotlivých tranzistorů a kovových čar. Je třeba dodržovat výrobní omezení ve formě geometrických a elektrických pravidel ( konstrukční pravidla ).
Polozvyk
V případě polozvyklých návrhů jsou svobody vývojáře dále omezeny. Díky tomu je vývojový proces snazší, protože se používá stále více prefabrikovaných prvků.
Pole bran nebo mořské brány ztratily část své důležitosti . Oba jsou napůl hotové stavební bloky s již nainstalovanými tranzistory. Logické prvky se vytvářejí definováním úrovní zapojení (kovové vrstvy) pouze pomocí příslušných masek s fotografiemi. To může v zásadě ušetřit náklady. Proces návrhu je však omezen omezeným prostorem pro zapojení. Zejména v případě hradlových polí jsou na rozdíl od mořských bran pro připojení povoleny pouze určité oblasti (kabelové kanály). Kromě toho nejsou síly brány dostatečně variabilní. Výsledné nevýhody jsou: Vysoká spotřeba energie a nízká funkční hustota a výsledné vysoké jednotkové náklady.
Design se standardními buňkami je velmi rozšířený . Standardní buňky jsou předem navržené prvky od jednoduchých bran až po klopné obvody k RAM nebo procesorům . Jsou také možné analogové bloky, jako jsou analogově-digitální převaděče . Buňky lze do rozvržení volně umístit, ale mají známé elektrické a geometrické parametry. Tyto parametry jsou uloženy v takzvaných knihovnách a jsou vyvolány vývojovými nástroji. V rozvržení je obvod vytvořen grafickým seřazením a připojením standardních buněk. Díky tomu je vývojový proces mnohem snazší ve srovnání s plně přizpůsobeným designem, protože velkou část simulace obvodu lze provést na logické úrovni. S velkým množstvím (> 100 000) je semi-custom design nejlepším kompromisem mezi efektivitou designu čipu a cenou / kvalitou výsledné komponenty.
Pro menší množství a složité funkce jsou FPGA ideální . Metodika designu se stále více přibližuje metodě semi-custom design s rostoucí složitostí. Na rozdíl od toho jsou logické prvky FPGA již přítomny na čipu a jsou propojeny pouze dočasným nebo trvalým programováním ( vypalováním ). Používají se předem vyrobené integrované obvody , které byly navrženy jako standardní obvod . Významná úspora času a nákladů vyplývá ze skutečnosti, že navržená funkce „v terénu“, tj. H. může být použit na modul uživatelem během několika minut. Nevýhodou jsou však někdy velmi vysoké náklady, velké konstrukční tvary a spotřeba energie těchto modulů.
Proces návrhu („návrhový tok“)
Všechny složité digitální integrované obvody jsou zhruba vyvinuty podle následujícího schématu, které se do značné míry spoléhá na nástroje pro automatizaci návrhu :
- Specifikace (definice funkce slovy a obrázky)
- Popis a ověření na úrovni chování (vstup a simulace, například v C / C ++ nebo MATLAB )
- Popis a ověření na úrovni RTL (vstup a simulace v jazyce popisu hardwaru , viz níže)
- Syntéza (generace bran z popisu RTL)
- Ověření na úrovni brány (simulace nebo formální ověření)
Jádrem moderního procesu návrhu je popis funkce na vyšší úrovni abstrakce zvané RTL (Register Transfer Level) . Zde lze zadávat složité funkce v jazyce popisu hardwaru (podobně jako programovací jazyk ) (např. Sčítání, násobení) a celkovou funkci zadaného popisu RTL lze simulovat na počítači . Jako jazyky popisu hardwaru se většinou používají VHDL nebo Verilog . Grafické zadání schématu zapojení na úrovni RTL nebo hradla je možné, ale u větších obvodů to obvykle není praktické.
Popis RTL se poté převede na popis značky, takzvaný seznam sítí , pomocí syntetizačního nástroje, který funguje podobně jako kompilátor . Tento netlist lze znovu simulovat a zkontrolovat výsledek, protože obvykle používá stejnou syntaxi VHDL nebo Verilog .
Naproti tomu syntéza na úrovni chování a validace na úrovni specifikace v současnosti obecně nejsou automatizované (2006).
K přípravě na výrobu jsou stále nutné následující kroky:
- Syntéza rozvržení (počínaje rozdělením a plánováním podlaží , vytvořením podrobného geometrického uspořádání buněk a spojů, tzv. Rozložení masky)
- statická časovací analýza (STA)
- Ověření rozložení - kontrola pravidel elektrického návrhu ( ERC ), geometrických a jiných pravidel návrhu ( DRC ) a srovnání seznamu sítí ( LVS )
- Tape-Out (předání během výroby)
V případě FPGA se rozvržení nepoužívá k výrobě fotomasek (jako je tomu u polotovarů nebo úplných vlastních návrhů), ale spíše k programování připojení. Kroky pro kontrolu pravidel návrhu (DRC) a Tape-Out již nejsou nutné.
Frekvence hodin je omezena součtem časů šíření signálu spínacími prvky a kabeláží. Pokud se použijí moderní výrobní procesy VLSI se strukturami o velikosti 130 nm ( hluboký submikron ) nebo menší, vliv připojení na dobu šíření signálu se zvyšuje. To má omezující účinek na dosažitelnou frekvenci hodin, se kterou může blok pracovat správně. Výsledky rozložení jsou proto spojeny zpět s funkcí, která je předvídatelná, ale v případě zmeškaného cíle stále vyžaduje další návrhové cykly.
Doby provozu bran a kabeláže se přidávají a zobrazují pomocí „statické analýzy časování“. Kritická cesta je tím určeno. To představuje nejdelší možnou cestu, kterou může signál v obvodu během hodinové periody podniknout, a určuje tak maximální pracovní frekvenci celého obvodu. Je třeba vzít v úvahu výrobní tolerance a teplotní vlivy. Dnešní designy zmenšují hodinové frekvence v systému s rostoucí vzdáleností od jádra a / nebo rozdělují polovodič na jednotlivé logické aritmetické jednotky, které poté provádějí své operace pouze na relativně malé ploše, ale s vysokou frekvencí a synchronně.
Hotová geometrická data se přenesou do výroby, kde se použijí k výrobě fotografických masek. Proces je znám jako tape-out, protože k tomu se v minulosti používaly magnetické pásky . Soulad se všemi konstrukčními pravidly je důležitý, aby výtěžek ( výtěžek ) funkčních komponent v továrně byl co nejvyšší.
Viz také
literatura
- Erich Barke et al.: Electronic Design Automation - Design Automation in microelectronics . Poznámky k přednášce, University of Hanover.
- Jens Lienig: Syntéza rozvržení elektronických obvodů - Základní algoritmy pro automatizaci návrhu, 2. vydání Springer, Berlín 2016, ISBN 978-3-662-49814-9 .
- Peter Marwedel: Syntéza a simulace systémů VLSI . Hanser Fachbuchverlag, 1993, ISBN 978-3-446-16146-7 .
- Franz J. Rammig: Systematický návrh digitálních systémů . Vieweg + Teubner, Stuttgart 1989, ISBN 978-3-519-02265-7 .